`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    23:15:37 12/02/2020 
// Design Name: 
// Module Name:    IF 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module IF(
    input clk,
    input reset,
    input froze,
	 input [31:0] nPC,
    output [31:0] instruction,  
    output [31:0] PC,
	 output [31:0] PCadd4
    );
	PCreg pc(
		.clk(clk),
		.reset(reset),
		.froze(froze),
		.nPC(nPC),
		.PCadd4(PCadd4),
		.PC(PC)
	);
	IM im(
		.address(PC),
		.instruction(instruction)
	);

endmodule
